Инженер по UVM верификации

YADRO — это российская технологическая компания, объединяющая направления разработки и производства вычислительных платформ, систем обработки и хранения данных, телекоммуникационного и сетевого оборудования, микропроцессорных ядер и fabless-производство микропроцессоров, а также пользовательских мобильных устройств под брендом KVADRA.

Общая численность сотрудников YADRO составляет более 5000 человек, большая часть которых (80%) инженеры различных профилей – авторы сотен патентов и статей.

ЗАО «Инженерный Центр Ядро» — это центр разработки YADRO в Минске, который был открыт в апреле 2023г., и на сегодняшний день наша команда — это более 120 инженеров.

Ищем инженеров по верификации, знакомых с методологией UVM, для задач по функциональной верификации отдельных блоков (IP) и всего СнК в сборе на SystemVerilog по методологии UVM, подключение VIP к тестовому окружению.

Чем предстоит заниматься:

• Основное направление работы: функциональная верификация отдельных блоков (IP) и всего СнК в сборе на SystemVerilog по методологии UVM; подключение VIP к тестовому окружению. Все VIP построены по UVM, поэтому подключение и их настройка – полностью задача модульных верификаторов.

• Подключение и настройка VIP для различных устройств и интерфейсов;

• Настройка VIP для задач тестирования СнК (настройка типа и плотности трафика, поведения устройства и т.д.);
• Разработка UVM-окружения для блоков собственной разработки и тестов для них;

• Составление верификационного плана;

• Написание SVA и точек функционального покрытия (functional coverage), сведение их с планом верификации, анализ результатов;
• Интеграция модульной среды на уровень системы;
• Разработка системных стимулов и точек покрытия для soft-base тестов СнК;
• Постановка на регрессионное тестирование;
• Отладка ошибок.

Мы ожидаем от будущего члена команды:

• Опыт верификации и/или разработки RTL от 3 лет;

• Знакомство с архитектурой хотя бы одного современного процессора;

• Уверенный пользователь RTL симулятора (any vendor);

• Хорошее знание Verilog/SystemVerilog;

• Владение скриптовыми языками (perl/python/tcl/shell scripting);

• Уверенный пользователь Linux;

• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы

Дополнительно приветствуем:

• Опыт программирования на ASM, С;

• Опыт с системами Continuous Integration;

• Знакомство с UVM;

• Знакомство с современными SoC интерфейсами (AXI, AHB, OCP).

Будем рады предложить:

• Пройти обучение на прикладном курсе по разработке RTL для ASIC;

• Стать частью амбициозной продуктовой компании, вносящей вклад в мировое инженерное сообщество, а также ежегодно увеличивающей долю рынка и финансовые показатели;
• Гибридный формат работы: рабочее место в светлом и комфортном офис с открытой террасой в БЦ Riviera по адресу: проспект Победителей, 106, г. Минск + удалённая работа из дома на корпоративном ноутбуке;
• Возможность выбрать удобные начало и окончание рабочего дня;
• Конкурентный уровень заработной платы (готовы по достоинству оценить ваши знания и опыт) + премирование по результатам работы;
• Возможность расти горизонтально и вертикально, а также в зависимости от результатов и интересов перемещаться между проектами и командами.